Semiconductores: gracias a la inteligencia artificial, Google está revolucionando el diseño de chips

Un equipo de investigadores de Google acaba de revelar un nuevo modelo de inteligencia artificial capaz de diseñar chips complejos en horas, una tarea estresante y compleja que normalmente llevaría meses a los ingenieros humanos.

Los equipos del gigante estadounidense utilizaron un conjunto de datos de 10,000 patrones de chips para alimentar un modelo de aprendizaje automático, que luego se entrenó mediante técnicas de aprendizaje por refuerzo. El resultado: en solo seis horas, el modelo puede crear un diseño que optimiza la colocación de varios componentes en el chip, para crear un diseño final que cumpla con los requisitos operativos, como la velocidad de procesamiento y la eficiencia energética.

El éxito de este método es que Google ya utilizó el modelo para diseñar la próxima generación de unidades de procesamiento tensorial (TPU), que se ejecutan en centros de datos corporativos para mejorar el rendimiento de varias aplicaciones de inteligencia artificial. “El aprendizaje por refuerzo genera patrones de chips en solo horas, mientras que los expertos humanos pueden tardar meses”, tuiteó Anna Goldie, investigadora de Google Brain, que participó en la investigación.

¿Innovación a gran escala?

Sin embargo, esto no es poca cosa: los chips modernos contienen miles de millones de componentes diferentes dispuestos y conectados en una pieza de silicona del tamaño de una uña. Un solo procesador normalmente contiene decenas de millones de puertas lógicas, también llamadas celdas estándar, y miles de bloques de memoria, llamados macrobloques, que luego deben conectarse entre sí. La ubicación de las celdas estándar y los bloques grandes en el chip es fundamental para determinar la velocidad a la que se pueden transmitir las señales en el chip y, por lo tanto, la eficiencia del dispositivo final.

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Por eso, gran parte del trabajo de los ingenieros se centra en optimizar el diseño de la diapositiva. Comienza con la colocación de los grandes bloques, un proceso llamado “planificación del piso” que implica encontrar la mejor configuración de componentes teniendo en cuenta que las celdas y cables estándar deben colocarse en el espacio restante. La cantidad de arreglos posibles para bloques grandes es enorme: según los investigadores de Google, existe la posibilidad de probar de 10 a 2500 configuraciones diferentes.

Una vez que el ingeniero ha trabajado en una configuración, es más probable que tenga que ajustarla y modificarla a medida que se agregan celdas y cables estándar. Cada iteración puede tardar varias semanas. Dada la minuciosa complejidad de la planificación del piso, todo el proceso parece prestarse a la automatización. Sin embargo, durante varias décadas, los investigadores no lograron desarrollar una tecnología capaz de aliviar la carga de trabajo de los ingenieros.

Las ambiciones de Google

Los diseñadores de chips pueden, por supuesto, confiar en el software para que les ayude con esta tarea, pero aún lleva meses descubrir la mejor manera de unir los componentes en un dispositivo. El desafío es cada vez más complejo. La Ley de Moore, que se cita a menudo, predice que el número de transistores en un chip se duplicará cada año. Por lo tanto, los ingenieros se enfrentan a una ecuación que crece de manera constante con el tiempo, al tiempo que cumplen plazos ajustados.

Esta es la razón por la que el intento aparentemente exitoso de Google de automatizar la planificación del piso podría cambiar las reglas del juego. Yann LeCun, jefe de investigación sobre inteligencia artificial en Facebook, felicitó al equipo de Google por ir más allá de los “40 años” tratando de resolver este problema. El nuevo modelo de inteligencia artificial de Google difícilmente podría llegar en un mejor momento: la industria de los semiconductores se ve afectada actualmente por una escasez global de chips que afecta a muchas industrias, desde la electrónica de consumo hasta la automoción.

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Si bien la escasez fue causada por una capacitancia insuficiente a nivel de fabricación, en lugar del diseño de semiconductores, el hecho es que reducir el tiempo necesario para innovar los chips de próxima generación puede ser un gran problema.

Periódico científico naturaleza Dé la bienvenida a esta nueva forma. “Los investigadores de Google han reducido significativamente el tiempo necesario para diseñar microchips”, explican. “Este es un logro importante que contribuirá en gran medida a acelerar la cadena de suministro. Aunque este modelo puede tener un impacto en la industria en su conjunto, será útil monitorear el uso de esta tecnología por parte de Google. Como recordatorio, el estadounidense Giant ha estado planeando durante mucho tiempo construir procesadores personalizados internamente, especialmente en forma de sistemas en un chip (SoC).

Fuente : ZDNet.com